이것저것
Design of CMOS PLL Ch3(3) 링오실레이터를 원하는 주파수로 만드는법 본문
3.3 Obtaining the Desired Frequency 원하는 주파수 얻기
앞선 링 오실레이터는 22.6 GHz로 작동한다, 이 값을 2GHz로 얻고 싶다면 4가지 option을 할 수 있다.
1. 각 노드에 커패시턴스를 추가한다.
2. stage 수를 증가시킨다.
3. transistor의 length를 증가시킨다.
4. output frequency를 10또는 11로 나눈다.
그림 3.13은 이 방법을 개념적으로 나타낸다. 이 방법들 중 여러가지를 합쳐서 수행할 수도 있다.
3.3.1 Greater Node Capacitances
기존 reference 설계의 22.6GHz의 값을 2GHz로 낮추기 위해 추가 커패시턴스를 계산하고, 회로 특성변화를 분석
1. 목표 주파수에 맞춘 capacitance 증가
기억할 점: 주파수와 capacitance는 역비례 관계
인버터 구조가 동일하다면
계산 :
- 기존 Ctot=0.93 fF
- 기존 주파수: 22.6GHz
- 목표 주파수: 2GHz
따라서 추가해야할 cap 은 10.5 - 0.93 = 9.6 fF
내부 각 노드에 약 9.6 fF의 capacitance를 추가하면
주파수가 약 1.93GHz로 감소
2. 지연시간 증가
- rise/fall time, 즉 상승 및 하강 시간 증가
- 이유: 부하 커패시턴스가 증가하면서 게이트 지연도 비례적으로 늘어남
- 따라서 출력 파형도 느리게 전환되며 지연 시간 증가
3. 전력소비 비교
공식에서 f0는 줄고, Ctot은 늘었음
두 변화가 거의 같은 비율로 이루어져 변화 없음
전력소비는 57 μW로 거의 동일
4. 전원 민감도 KVDD
시뮬레이션 결과 : KVDD≈4.3GHz/V
이는 기존의 50.2 GHz보다는 훨씬 낮다.
하지만 정확한 비교 위해 다음을 비교하자 KVDD/fo≈동일
-> 왜냐면 KVDD와 f0모두 인버터의 strength에 의해 결정되기 때문
3.3.2 Greater Number of Stages
스테이지의 수를 늘려서 주파수를 낮춰보자.
1. 설계 변경: 3단 → 31단 링 오실레이터
결과: 발진 주파수 약 2.3GHz 달성
2. 신호 품질 개선
- cap을 달았을때의 파형과 비교해보면 출력 파형이 sharper edge(rise/fall)을 가진다.
- 각 인버터가 여전히 fanout =1 이기 때문에 출력 부하가 작다
- 부하가 증가하지 않아 원래의 상승/하강시간 유지
3. 전력 소비 계산
P=Nf0CtotVDD2 전력공식(N단 링 오실레이터)
하지만 주파수는 gate delay와 N에 의해 결정
그래서 N에 무관하게 전력소비는 동일하다
4. 전원 민감도 KVDD
- 시뮬레이션 결과 : KVDD=4.9GHz/V
- 이전 1.93GHz 설계: 4.3 GHz/V
- 두 설계 모두 주파수에 대해 정규화한 민감도 KVDD/f0는 비슷하다
-> 이유: 민감도와 주파수 모두 **인버터의 강도(strength)**에 의해 결정되기 때문
3.3.3 Greater Transistor Lengths
오실레이터 주파수를 낮추기 위해 트랜지스터 채널 길이L을 늘려보자
1. 채널 길이 증가가 미치는 3가지 주요 효과
1) 인버터가 약해짐 → 구동 능력 감소 → 지연 증가
* 인버터의 구동 능력은 트랜지스터의 드레인 전류 ID에 달려있음
L 커지면 ID는 감소하는 효과,,
2) 입력 커패시턴스 증가 → 부하 증가 → 지연 증가
3) flicker noise 감소 → 위상 잡음 감소
2. 주파수 감소를 위한 L 확장 인자 계산
길이를 m배로 늘리면, 지연 T_D는 약 m^2 제곱배 증가한다.
- 주파수는 그 반비례로 m제곱배 감소
원래 주파수와 줄이고 싶은 주파수의 비를 계산하면 11.3이고 이것의 루트만큼이 길이의 비이므로 루트씌움
길이 L길이를 m배 한다고 하면 길이 조정 비가 3.4라는것
이론적으로는 3.4배를 하면 주파수가 감소한다.
3. 실제 회로는 추가 기생 커패시턴스 존재
- 0.2fF의 배선 기생(cap) + drain 접합 커패시턴스가 무시할 수 없는 수준
- 게이트 커패시턴스를 늘려도 전체 C 증가 효과가 제한됨
- 따라서 실제로는 L을 더 많이 증가시켜야 함
시뮬레이션 결과:
채널 길이: 6×40 nm=240 nm
발진 주파수: 2.5GHz
여전히 2GHz보다 높지만 근접함
4. 출력 파형의 특징
rise/fall time이 길어짐 → 출력 에지가 완만
인버터가 느려졌기 때문
5. 전력 소비 감소 P=3f0CtotVDD2
시뮬레이션 결과:
전류: IDD=14 μA
전압: VDD=0.95 V
전력: P≈13.3 μW
cap을 달아서 조절한 1.93Hz의 링과 비교해보자
동일주파수로 동작하려면
인버터의 강도가 6배감소 -> 부하C도 6배 작아야함
따라서 전력도 약 6배 감소
실제로는
6. 전원 민감도 KVDD
KVDD=4.96 GHz
이전과 비교해 KVDD/f0는 약간 낮음
-> 왜냐면 f0이 줄었고 inverter 강도도 낮아졌기 때문
정전 용량 증가 방식: 게이트 지연 증가, 파형이 느림, 민감도는 낮아짐
스테이지 수 증가 방식: 파형 선명, 동일 전력, 설계는 커지지만 동작은 효율적
L 증가는 간단한 방법이지만, 속도 저하와 출력 파형 악화는 주의
3.3.4 Frequency Division
주파수 분주기를 사용하여 2GHz로 낮춰보자
1. 분주기 사용방식과 특징 및 한계
1) 방식 설명
기준 설계에서 나오는 22.6GHz 클럭을 **분주기(counter)**에 입력
예: 22.6GHz → 2GHz가 되려면 약 11분주 필요
2) 장점
회로 변경 없이 바로 2GHz 클럭 생성 가능
3) 단점
- 추가 전력 소비 : 분주기는 별도의 회로 → 그만큼 전력 증가
- 전원 민감도는 그대로 :
KVDD 정규화 민감도는 변화 없음
왜냐하면 인버터 체인의 속성이 그대로이기 때문
- 기본 위상 잡음(phase noise)는 그대로
고주파에서 시작한 노이즈가 낮은 주파수로 그대로 전파됨
=> 단순히 분주만으로는 성능향상은 없다
