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- waveform setup 저장해서 재사용 하는법 : signal 목록과 표시형태를 그대로 다른 시뮬에도 적용하고 싶을때 File → Save Command Script 해서 원하는 이름으로 저장 .svcf 파일 형태로 저장되고, 새로 열고 싶다면 아래와 같이 진행 ! 새로운 시뮬레이션 창에서 File → Source Command Script 저장된 svcf 파일 열기 만약 design hierachy 가 동일하다면 database 만 바꾸는 것도 가능 File → Open Database 새로운 *.shm 또는 *.trn 열면 기존 waveform layout 유지한 상태로👉 새로운 simulation data만 연결됨 - 같은 schematic에서 parameter 값정도만 바꿔서 보는경우..

Open-loop gain “PLL이 에러를 봤을 때,그 에러를 한 바퀴 돌려서다시 자기 자신에게 얼마나 크게 되돌려 주는가” PLL이 얼마나 세게 반응하려고 하는가 비유 : “온도 1도 변하면 에어컨을 얼마나 세게 돌릴까?” => 루프를 한바퀴 도는동안 총 이득 => pll 이라면 출력이 변화하고, 한바퀴 돌아서 다시 새로운 출력이 얼마나 변하는지 확인 * PLL은 느린 에러(DC offset, long term drift 같은건 무조건 잡아야함) * 거의다 적분기 형태(DCO,DLF) -> 1/s 에 비례 -> 주파수 느릴수록 gain은 커짐 저주파에러 -> 엄청크게 증폭 -> 강하게 보정함 고주파에러 -> 빠르게 변하는 에러, 순간적 JITTER -> 괜히 쫓아가면 오히려 불안정해짐 -> loo..

PLL 시스템 전달함수PLL 의 최소 블럭은 아래와 같이 표현 가능하다. 파란색 블럭을 우리가 기존에 아는 feedback 회로에서의 open loop 회로라고 가정하면 피드백 루프의 전달함수를 구하면 아래와 같이 구할 수 있다. - DC gain은 N- 전체 loop가 low pass filter의 특성을 가진채 동작함을 알 수 있다 . 간단표현 위 식은 feedback path 값이 복잡하므로, 간단하게 바꾸어 표현하면 아래와 같이 표현 가능하다. - 대신 DC Gain이 1 로 바뀌게 됨 - Low pass filter 특성은 동일 TDC TDC의 gain K_TDC는 "위상 에러에 대해 디지털 코드가 얼마나 바뀌는가" 라고 정의 할 수 있다. 이를 수식적으로 표현하면,- 위상의 변화 => ..

Digital PLL- Negative Feedback - 디지털로 모든 블록 구현(사실상 DCO는 아날로그 회로긴 한데, 디지털 코드에 응하는 주파수를 내줌) - 위상 에러 평균이 0이면 LOCK 된것이다. (feedback 회로이므로 항상 error는 존재하지만 평균 error가 0 이면 됨) 장점 : PVT 변화에 강하다, Compatibility 좋다. 누설전류적음, mismatch 적음, 면적작음단점 : 노이즈 특성이 안좋다.전체 동작 간단히 설명 1) TDC : 기본적으로 위상을 detect 하는 역할 - ref clk과 출력 clk을 비교하여 차이에 대한 digital code 값을 만들어 준다. - err 가 0이 되면 lock 되는것임 - 이 TDC 의 성능이 매우 중요함!!! 두 위상..

pll 요구 조건 : 원하는 정확한 주파수 표현 / 좋은 노이즈 성능 기본 개념 : negative feedback (출력전압이 피드백에 의해 깨끗한 ref clk이랑 다시 맞춰짐)깨끗한 클럭과 더러운 노이즈가 들어옴(100M)-> phase/freq detector 를 통해 차이를 알아냄(err값은 loop마다 바뀜)-> 이를 필터링(integrating loop filter)-> vco(voltage controlled oscillator) 전압으로 제어되는 오실레이터로 clock을 만듦-> 1100M이런 clk이 생김-> 주파수를 낮출 수 있는 분주회로를 지남 (/N 을 해서 주파수 나눔)-> 다시 ref clk과 비교 아날로그 pll : control 신호도 아날로그 신호, 회로들이 모두 아날..

1. 홈페이지 방문 https://www.analog.com/cn/lp/002/tools/ltspice-simulator-kr.html LTspice | Analog Devices대부분의 회로 설계에서 핵심은 회로에 대한 이해, 정확성 및 한계를 얼마나 빨리 파악할 수 있는가입니다. LTspice는 다른 많은 시뮬레이션 툴보다 성능이 뛰어나며 최소한의 시간으로 설계를 반www.analog.com 2. 본인 컴퓨터에 맞는 소프트웨어 다운로드 3. 다운로드 파일 실행 및 next 버튼 4. 모두 동의 후 next 5. 설명 읽고 next 6. 원하는 설정 선택후 next / only for me 추천 7. 원하는 경로 설정후 install (설치) 8. 끝나면 launch now 해서 바로 프로그램 시작..

3.4 Phase Noise Considerations설계에서 발진주파수, 전력소비, 전원민감도뿐만아니라 이제는 Phase noise 까지 고려하여 설계해보자 - 기준으로는 22.6GHz 발진기 사용 (지난 포스팅에서의 reference design) - 이후 위상 잡음 성능을 다음 4가지 방식으로 2GHz로 낮춘 구조들과 비교 - 공정 코너 : SS (Slow-Slow)- 온도 : 75°C- 공급 전압: 0.95V- worst case 조건으로 위상잡음 비교 진행 - phase noise 는 전력과 트레이트 오프 관계를 가진다 : 더 많은 전력을 소비할수록 위상잡음이 낮아진다 - 위상잡음은 발진주파수와도 관계있다. 일반적으로, 높은 주파수에서는 위상 잡음도 커지며 특히 저주파수에서는 flicke..

3.3 Obtaining the Desired Frequency 원하는 주파수 얻기 앞선 링 오실레이터는 22.6 GHz로 작동한다, 이 값을 2GHz로 얻고 싶다면 4가지 option을 할 수 있다. 1. 각 노드에 커패시턴스를 추가한다. 2. stage 수를 증가시킨다. 3. transistor의 length를 증가시킨다. 4. output frequency를 10또는 11로 나눈다. 그림 3.13은 이 방법을 개념적으로 나타낸다. 이 방법들 중 여러가지를 합쳐서 수행할 수도 있다. 3.3.1 Greater Node Capacitances 기존 reference 설계의 22.6GHz의 값을 2GHz로 낮추기 위해 추가 커패시턴스를 계산하고, 회로 특성변화를 분석1. 목표 주파수에 맞춘 capacit..

3.2 Preliminary Design Ideas 초기 디자인 아이디어 2GHz 인버터 기반 링 오실레이터의 초기 설계 방법을 다루고 있다. 목표 : 2GHz에서 동작하는 인버터 기반 링 오실레이터 설계설계 순서 1. 회로설계 원칙- 처음에는 최소한의 SIZE의 Transistor 사용 - 최소한의 stage 수 (기본적으로 3개 인버터 사용)- 특별한 이유가 없다면 이 기본조건 유지 2.트랜지스터 크기 공정: 40nm CMOS- 최소 길이 Lmin=40nm- 최소 폭 Wmin=120nm 따라서 NMOS와 PMOS 모두 W/L=120/40으로 설계 NMOS와 PMOS 모두 W/L=120/40인 3단 링>3. 구동 조건 공급 전압: VDD=1V동작 온도: 실온 (약 300K)공정 코너: TT (Typic..